Главная  Линейные элементы 

[0] [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] [16] [17] [18] [19] [20] [21] [22] [23] [24] [25] [26] [27] [28] [29] [30] [31] [32] [33] [34] [35] [36] [37] [38] [39] [40] [41] [42] [43] [44] [45] [46] [47] [48] [49] [50] [51] [52] [53] [54] [55] [56] [57] [58] [59] [60] [61] [62] [63] [64] [65] [66] [67] [68] [69] [70] [71] [72] [73] [74] [75] [76] [77] [78] [79] [80] [81] [82] [83] [84] [85] [86] [87] [88] [89] [90] [91] [92] [93] [94] [95] [96] [97] [98] [99] [100] [101] [102] [103] [104] [105] [106] [107] [108] [109] [110] [111] [112] [113] [114] [115] [116] [117] [118] [119] [120] [121] [122] [123] [124] [125] [126] [127] [128] [129] [130] [131] [132] [133] [134] [135] [136] [137] [138] [139] [140] [141] [142] [143] [144] [145] [ 146 ] [147] [148] [149] [150] [151] [152] [153] [154] [155] [156] [157] [158] [159] [160] [161] [162]

Таким образом, полусумматор (рис. 10.2г) имеет два входа и два выхода (5, Р) и реализуется при помощи узла неравнозначности и схемы И.

Сумматор - логическая схема (рис. 10.26), имеющая три входа (входы разрядов Xi и Х2 суммируемых чисел и вход Xs для возможного переноса, образованного при сложении младших разрядов); сумматор может быть образован при помощи двух полусумматоров и схемы ИЛИ (рис. 10 2е). Для суммирования многоразрядных чисел перенос Р подается на вход Хз с задержкой (элемент D на рис. 10.2ж;) на один такт сложения.

Для ускорения процесса сложения двух п-разрядных чисел можно построить суммирующие устройства параллельного действия, в которых используются п сумматоров одноразрядных чисел.

10.2. РЕГИСТРЫ

Регистры предназначаются для хранения цифрового кода (двоичного числа, слова) в течение некоторого промежутка времени. Для запоминания отдельных логических разрядов числа могут применяться триггеры, а также другие бинарные устройства.

Для приема (записи) информации (т. е. разрядов двоичного кода) в регистр, передачи (считывания) ее, сдвига кода в регистре влево или вправо на определенное число разрядов и других операций применяются вспомогательные логические устройства и соответствующие управляющие сигналы. Операции приема и передачи информации можно реализовать параллельно (все разряды принимаются или передаются одновременно) или последовательно (разряды кода принимаются или передаются последовательно во времени); применяются также регистры, в которых прием (передача) кода осуществляется последовательно, а передача (прием) - параллельно.

Функциональная схема параллельного регистра изображена на рис. 10.3а. Количество триггеров Ti, Tz, ..., Г„ определяется количеством разрядов числа. Перед вводом разрядов числа все триггеры устанавливаются специальным сигналом в положение 0. При одновременной подаче на входы конъюнкторов Hi сигналов (импульсов или потенциалов), изображающих разряды кода и сигналы приема, появляются сигналы (импульсы или потенциалы) на выходах Hi, которые устанавливают соответствующие триггеры в положения, определяемые значениями разрядов входного кода (на выходе схемы Hi, на вход которой подан О, например низкий уровень напряжения, сигнал будет иметь значение О и соответствующий триггер останется в положении 0). Для того чтобы считать код, зафиксированный в регистре, т. е. передать его из регистра в другие устройства, следует подать сигнал «передача» на входы конъюнкторов Иг. При этом сигналы 1 появляются на выходах тех схем Иг, на входы которых поданы разрешающие



потенциалы (сигналы 1) с соответствующих триггеров. Заметим, что вместо прямого кода (снимаемого с прямых, «единичных» выходов триггеров) можно считать обратный код (с инверсных, «нулевых», выхсцов триггеров); можно также считать парафазный KOR - одновременно с прямых и инверсных выходов триггеров [последнее реализуется при помощи дополнительной группы копъ-юнкторов, на входы которых подаются инверсные выходные сигналы триггеров и сигнал «передача» (см. рис. Ю.Зе)].

Функциональная схема последовательного регистра (называемого также сдвигающим) изображена на рис. О.Зб. Количество п триггеров и здесь равно количеству разрядов бинарного кода. Последние вводят в триггер Ti в виде времяимпульсного кода, иачи-i пая со старшего разряда.

Управление регистром осуществляется периодически повторяющимися тактовыми импульсами - сигналами сдвига (СС), которые подаются на входы «установка О» триггеров. Сигналы сдвига сдвинуты во времени относительно сигналов, изображающих разряды кода. Перед приемом кода все триггеры устанавливаются в положение О, после чего подается импульс, соответствующий старшему разряду кода. Если этот разряд-1, то входной импульс переводит триггер Ti в положение 1. Затем на вход установки О подается СС, переводящий все триггеры, в том числе Т], в положение 0. На выходе Т\ образуется при этом импульс, переводящий триггер Гг в положение 1. Таким образом, при подаче СС старший разряд сдвигается в следующую ячейку регистра. Время задержки импульса переноса элементом задержки (D) выбирается таким, чтобы к моменту его поступления на вход Гг все переходные процессы в последнем, вызванные СС, закончились.

Далее в ячейку Ti подается следующий (второй после старшего) разряд числа, и после подачи СС старший разряд сдвигается в Гз, а следующий за ним - в Гг. Код, состоящий из п разрядов, будет записан в триггерах регистра после (п-1)-го СС.

Для вывода кода из п-разрядного регистра на его вход следует подать серию из п СС. При этом на выходе регистра появляются последовательно, начиная со старшего, все разряды записанного кода. После подачи п-го СС все триггеры окажутся в положении 0.

В схеме рис. 10.36 СС вызывают сдвиг влево (в сторону старших разрядов); аналогично можно реализовать сдвиг вправо (в сторону младших разрядов). Регистр, в котором возможен сдвиг вправо или влево (в зависимости от управляющего сигнала) называется реверсивным. На практике применяются различные сдвигающие регистры, снабженные многоцелевыми цепями управления.



довательные) регистры. Для построения регистров используют /?5-триггеры, D-триггеры и (-триггеры. При этом с целью устранения задержки, связанной с предварительной установкой триггеров регистра в положение О, обычно применяют парафазный код. На рис. Ю.Зе показаны соответственно схемы передачи и приема

ЩЬ , ЦЬ;.

О О О

1о, [гЧ/, е5, е5

-Сигнал придма

ВылоВ -

\Втд Уста

\ Сигнал yiepedaw

а i


Прием

г- Прием

инфмоции

Рис. 10.3 (см. продолжение)



[0] [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] [16] [17] [18] [19] [20] [21] [22] [23] [24] [25] [26] [27] [28] [29] [30] [31] [32] [33] [34] [35] [36] [37] [38] [39] [40] [41] [42] [43] [44] [45] [46] [47] [48] [49] [50] [51] [52] [53] [54] [55] [56] [57] [58] [59] [60] [61] [62] [63] [64] [65] [66] [67] [68] [69] [70] [71] [72] [73] [74] [75] [76] [77] [78] [79] [80] [81] [82] [83] [84] [85] [86] [87] [88] [89] [90] [91] [92] [93] [94] [95] [96] [97] [98] [99] [100] [101] [102] [103] [104] [105] [106] [107] [108] [109] [110] [111] [112] [113] [114] [115] [116] [117] [118] [119] [120] [121] [122] [123] [124] [125] [126] [127] [128] [129] [130] [131] [132] [133] [134] [135] [136] [137] [138] [139] [140] [141] [142] [143] [144] [145] [ 146 ] [147] [148] [149] [150] [151] [152] [153] [154] [155] [156] [157] [158] [159] [160] [161] [162]

0.0017