Главная  Линейные элементы 

[0] [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] [16] [17] [18] [19] [20] [21] [22] [23] [24] [25] [26] [27] [28] [29] [30] [31] [32] [33] [34] [35] [36] [37] [38] [39] [40] [41] [42] [43] [44] [45] [46] [47] [48] [49] [50] [51] [52] [53] [54] [55] [56] [57] [58] [59] [60] [61] [62] [63] [64] [65] [66] [67] [68] [69] [70] [71] [72] [73] [74] [75] [76] [77] [78] [79] [80] [81] [82] [83] [84] [85] [86] [87] [88] [89] [90] [91] [92] [93] [94] [95] [96] [97] [98] [99] [100] [101] [102] [103] [104] [105] [106] [107] [108] [109] [110] [111] [112] [113] [114] [115] [116] [117] [118] [119] [120] [121] [122] [123] [124] [125] [126] [127] [128] [129] [130] [131] [132] [133] [134] [135] [136] [137] [138] [139] [140] [141] [142] [143] [144] [145] [146] [147] [148] [149] [150] [ 151 ] [152] [153] [154] [155] [156] [157] [158] [159] [160] [161] [162]

Таблица 10.5

J Триггеры Ti и Гг В схеме рис. 10.9 соединены таким образом,, что обеспечивается создание на входе Гг необходимой последовательности импульсов.

Нетрудно убедиться в том, что если соединить с входом Гг тот выход Ti, где создаются сигналы «заема», а не сигналы «переноса», (т. е. инвертированный выход В), то схема 10.9 будет работать в режиме вычитающего счетчика.

Аналогичным образом могут быть построены суммирующие, вычитающие, реверсивные счетчики на других Г - триггерах.

Вариант двоичного счетчика по модулю k = 2 на интеграль-

ных С -триггерах приведен на рис. 10.10а. Информационные сигналы подаются на шину синхронизирующих импульсов JK - триггеров. Первый триггер Г] переключается от каждого входного сигнала х = 1, так как на его входы J я К постоянно подается высокий уровень напряжения 1 (например, от источника коллек-

; торного питания); второй и последующие С -триггеры пере ключаются при подаче входного сигнала только в том случае, когда на их входах J и К образуются сигналы 1. Нетрудно видеть, что состояния триггеров счетчика при подаче входных сигналов определяются в

jсоответствии с табл. 10.4.

I Рассмотрим реал-изацию счетчиков

• при помощи субсистем сдвиговых регистров (рис. Ю.Зе). В качестве примеров на рис. 10.106 приведена схема десятичного счетчика, построенного на базе пятиразрядного сдвигового регистра, а на рис. 10.10в - счетчика с коэффициентом пересчета 3, построенного на базе

; двухразрядного регистра и вспомогательных комбинационных ло-

f гических элементов И - НЕ, НЕ; порядок работы этих счетчиков

f очевиден.

В заключение укажем методику оценки быстродействия счет-

. чиков, т. е. величин /минсч, /макс - 1 минсч. В счетчиках с последовательным переносом сигналы переноса (или заема) передаются

С выхода i-1-го триггера на вход i-ro триггера нeпocpeдctвeн- , но, или через некоторую цепь связи (например, через инвертор). Методика оценки задержки сигнала на выходах триггеров того или

. иного типа была рассмотрена в § 4.8. Учитывая эти оценки, а также задержку в передаче сигнала от одного триггера к другому по цепи

связи, нетрудно подсчитать общую задержку установления нового состояния триггера при подаче очередного входного импульса. Наихудший случай имеет место, когда входной импульс приводит к переключению всех триггеров счетчика. Например, в схеме рис. 10.9 наихудший случай будет при подаче четвертого входного импульса, при котором счетчик переключается из состояния 11 в состояние 00.

к.. : 461

Q"



Как видно из схемы, задержка появления переключающего сигнала на входе Гг относительно момента подачи импульса на вход Г] будет равна 24 ср; если учесть задержку установления выходных сгиналов (Q", Q") триггера Гг, равную (2ч-3) /зср, то найдем общую длительность задержки, равную (4-ь5) /зср-

Аналогично можно провести оценку длительности установления в наихудшем случае состояния других счетчиков и определить допустимый период следования счетных импульсов на их входе величиной /мин сч, не меньшей упомянутой длительности.

10.4. ДЕШИФРАТОРЫ И КОДОПРЕОБРАЗОВАТЕЛИ

Дешифратор, условное графическое изображение которого показано на рис. 10.11а, имеет п входов и N выходов и выполняет следующую функцию: каждому входному слову («-разрядному

1-~-----

а ч

-ФВыход

Рис. 10.11

-ООО

-001

-010

-100

-101

-110

-111

коду), т. е. комбинации единиц и нулей на входах,соответствует сигнал 1 на одном определенном выходе; обычно сигнал 1 появляется на той выходной шине, номер которой (в двоичной форме) совпадает со входным «-разрядным кодом. Так, если на вход трех-входового дешифратора (рис. 10.116) подан код Oil, то сигнал 1 (импульс или высокий потенциал) должен появиться только на выходной шине 3 (двоичное число 011), а на всех остальных шинах сигнал должен отсутствовать (сигнал 0). В полном дешифраторе при п входных шинах имеется N = 2" выходных шин, т. е. для каждой комбинации входных сигналов имеется соответствующая выходная шина.

Из изложенного очевидно, что дешифратор может рассматриваться как совокупность логических схем Ло, Ли Лъ Лы-и каждая из которых рассчитана на соответствующую комбинацию



входных сигналов. Так, полный дешифратор на рис. 10.116 должен содержать восемь схем: JJq, JIi, Л, сигналы на выходе которых появляются при подаче соответствующих входных кодов-Л - ООО, Л1 - 001, Ла - 010, Лз - 011, Л - 100, Лв - 101, Ле - ПО, Лт- 111.

Схемы Л{ могут создаваться на базе конъюнкторов И, сигнал на выходе которых появляется только при совпадении сигналов 1 на всех входах, и инверторов НЕ, служащих для инверсии сигналов 0. Пример реализации схемы Лг для дешифрации кода 001 приведен на рис. 10.11в.

Таким образом, для построения дешифратора можно использовать схемы И, на входы которых подаются входные сигналы и их инверсные значения.

Структура полного дешифратора на три входа показана на рис. 10.12а. В общем случае дешифратор содержит N «-входовых схем И. Подобные дешифраторы называются матричными (МД)

cf) Выходы

ООО 001 010 011 W0 101 110

S] Выходы

ООО 001 010 011 100 101 110 111

Рис. 10.12

ИЛИ прямоугольными. Можно построить дешифратор только на двухвходовых схемах И (рис. 10.126); подобные дешифраторы называются пирамидальными (ПД). Наконец, можно построить дешифратор в виде определенной совокупности многовходовых и двухвходовых схем И; примером последних являются так называемые ступенчатые дешифраторы (СД).

Ступенчатый дешифратор строится следующим образом. Все п входов разбиваются на две группы. Если п - четное, то в каждой группе будет п/2 входов; если п - нечетное, то в одной группе будет («-4-1)/2 входов, а в другой-(« -1)/2 входов. Каждая из полученных групп разделяется на подгруппы аналогичным образом. Разделение продолжается до тех пор, пока все подгруппы не будут содержать по два или по три входа. Принцип разделения на группы для случаев п - Ь и «=11 иллюстрируется рис. 10.13.

Для подгрупп с двумя и тремя входами создаются предварительные матричные дешифраторы (НМД). Выходы одного НМД в соответствии со схемой разделения объединяются с выходами другого ПМД при помощи первой ступени схем И. Затем выходы



[0] [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] [14] [15] [16] [17] [18] [19] [20] [21] [22] [23] [24] [25] [26] [27] [28] [29] [30] [31] [32] [33] [34] [35] [36] [37] [38] [39] [40] [41] [42] [43] [44] [45] [46] [47] [48] [49] [50] [51] [52] [53] [54] [55] [56] [57] [58] [59] [60] [61] [62] [63] [64] [65] [66] [67] [68] [69] [70] [71] [72] [73] [74] [75] [76] [77] [78] [79] [80] [81] [82] [83] [84] [85] [86] [87] [88] [89] [90] [91] [92] [93] [94] [95] [96] [97] [98] [99] [100] [101] [102] [103] [104] [105] [106] [107] [108] [109] [110] [111] [112] [113] [114] [115] [116] [117] [118] [119] [120] [121] [122] [123] [124] [125] [126] [127] [128] [129] [130] [131] [132] [133] [134] [135] [136] [137] [138] [139] [140] [141] [142] [143] [144] [145] [146] [147] [148] [149] [150] [ 151 ] [152] [153] [154] [155] [156] [157] [158] [159] [160] [161] [162]

0.0016